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Cuando JEDEC publicó sus especificaciones DDR5 (JESD79) en 2020, la organización de establecimiento de estándares definió especificaciones precisas para módulos con rangos de velocidad de hasta 6400 MT/s, dejando las especificaciones abiertas a una mayor expansión con memoria más rápida con el progreso de la tecnología. Ahora, poco más de tres años y medio después, el organismo de estándares y sus miembros se están preparando para lanzar una generación más rápida de memoria DDR5, que se presentó en la especificación JESD79-JC5 recientemente actualizada. La última versión de la especificación DDR5 define las especificaciones oficiales de sincronización DDR de hasta 8800 MT/s, además de agregar algunas características de seguridad nuevas. Profundizando más, la nueva especificación describe la configuración para chips de memoria (en todos los tipos de módulos de memoria) con velocidades de transferencia de datos de hasta 8800 MT/s (también conocido como DDR5-8800). Esto sugiere que todos los miembros del comité JESD79 que define las especificaciones para DDR5, incluidos los fabricantes de chips de memoria y los diseñadores de controladores de memoria, están de acuerdo en que DDR5-8800 es una extensión viable de la especificación DDR5 tanto desde el punto de vista del rendimiento como de los costos. Mientras tanto, la adición de contenedores de mayor velocidad quizás esté habilitada por otra característica JEDEC introducida en esta última especificación, a saber, la sincronización automática del reloj de salida para la optimización del entrenamiento de E/S. Especificaciones de JEDEC DDR5-A Velocidad de datos AnandTech MT/s Latencia CAS (ciclos) Latencia absoluta (ns) BW máximo GB/s DDR5-3200 A 3200 22 22 22 13,75 25,6 DDR5-3600 A 3600 26 26 26 14, 44 28,8 DDR5- 5200 DR5 -5600 A 5600 40 40 40 14,29 44,8 DDR5-6000 A DDR5-6400 6000 42 42 42 14 48 DDR5-6400 A 6400 46 46 46 14,38 51,2 5- 6800 A 6800 48 48 1 4,12 54,4 DR5-7600 A 7600 54 54 54 14.21 60.8 DDR5-8000 A Cuando se trata del estándar JEDEC para DDR5-8800, establece CL62 62 -62 veces relativamente amplio para dispositivos de grado A y CL78 77-77 para circuitos integrados de grado C de gama baja. Desafortunadamente, las leyes de la física que impulsan las celdas DRAM no han mejorado mucho en los últimos años (o décadas, en realidad), por lo que los chips de memoria aún tienen que funcionar con latencias absolutas similares, lo que aumenta la latencia relativa de CAS. Aquí, 14ns sigue siendo el estándar de oro, con latencias CAS a las nuevas velocidades configuradas para mantener latencias absolutas en torno a ese valor. Pero a cambio de que los sistemas estén dispuestos a esperar un poco más (en términos de ciclos) para obtener un resultado, la nueva especificación mejora el ancho de banda máximo de memoria del estándar en un 37,5%. Por supuesto, estos son sólo los tiempos establecidos en las especificaciones JEDEC, que preocupan principalmente a los proveedores de servidores. Así que tendremos que ver cuánto pueden los fabricantes de memorias de consumo impulsar las cosas para su memoria de perfil XMP/EXPO. Los overclockers extremos ya están alcanzando velocidades de hasta 11,240 MT/s con chips DRAM y CPU de la generación actual, por lo que puede haber más margen para jugar en la próxima generación. Mientras tanto, en el frente de la seguridad, la especificación actualizada trae un par de cambios que aparentemente se introdujeron para abordar exploits estilo Rowhammer. Lo más importante aquí es el recuento de activaciones por fila (PRAC), que, fiel a su nombre, permite a DDR5 realizar un seguimiento de la frecuencia con la que se ha activado una fila. Usando esta información, los controladores de memoria pueden determinar si una fila de memoria se ha sobreactivado y está en peligro de que se inviertan sus bits, momento en el cual pueden retroceder para permitir que la fila se actualice correctamente y los datos se restablezcan. Cabe destacar que aquí el comunicado de prensa de JEDEC nunca usa el nombre Rowhammer (desafortunadamente no pudimos ver las especificaciones en sí). Pero basándonos únicamente en la descripción, esto está claramente destinado a contrarrestar los ataques de martillo de paleta, ya que normalmente funcionan forzando un poco de reversión entre actualizaciones en una gran cantidad de activaciones. Profundizando un poco más, el PRAC parece estar basado en una patente reciente de Intel, Perfect Row Hammer Tracking with Multiple Count Increments (US20220121398A1), que describe un mecanismo muy similar bajo el nombre “Perfect Row Hammer Tracking” (PRHT). En particular, el artículo de Intel señala que esta técnica tiene un costo de rendimiento asociado porque aumenta el tiempo de ciclo general de las filas. En última instancia, dado que la vulnerabilidad subyacente al mazo es una cuestión de física (densidad celular) más que de lógica, no sorprende demasiado ver que cualquier mitigación de esa vulnerabilidad tenga un costo. La especificación DDR5 actualizada también deprecia la compatibilidad con Partial Array Self Refresh (PASR) dentro del estándar, citando preocupaciones de seguridad. PASR apunta principalmente a la eficiencia energética de la memoria móvil y, como tecnología relacionada con la actualización, presumiblemente tiene cierta superposición con Rowhammer: puede ser un medio para atacar la memoria o un obstáculo para defenderse contra Rowhammer. En cualquier caso, dado que los dispositivos móviles avanzan cada vez más hacia tecnologías LPDDR optimizadas de bajo consumo, la depreciación del PASR no parece inmediatamente una preocupación importante para los dispositivos de consumo.
