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TSMC no es ajeno a la construcción de grandes chips. Más allá de la limitación de la red de ~800 mm2 de los procesos lógicos normales, la empresa ya produce chips aún más grandes montando múltiples troqueles en un único intercalador de silicio, utilizando tecnología de chip sobre oblea sobre sustrato (CoWoS). Pero incluso con la generación actual de CoWoS que permite intercaladores hasta 3,3 veces el límite de la red de TSMC, TSMC planea construir algo aún más grande en respuesta a la demanda anticipada de las industrias de HPC e IA. Con ese fin, como parte del Simposio de Tecnología de América del Norte de la semana pasada, TSMC anunció que están desarrollando los medios para construir grandes intercaladores que pueden alcanzar más de 8 veces el límite de la red. La tecnología CoWoS actual de TSMC permite construir intercaladores de hasta 2.831 mm2, y la compañía ya está viendo que los clientes presentan diseños que alcanzan esos límites. Tanto el acelerador Instinct MI300X de AMD como el próximo acelerador B200 de NVIDIA son excelentes ejemplos de esto, ya que incluyen conjuntos de chips lógicos masivos (pilas 3D en el caso del producto de AMD) y ocho pilas de memoria HBM3/HBM3E en total. El espacio total que ofrece el interposer proporciona a estos procesadores un rendimiento formidable, pero los desarrolladores de chips quieren ser aún más potentes. Y para llegar allí lo más rápido posible, también tendrán que hacerse más grandes para incorporar más conjuntos de chips lógicos y más pilas de memoria. Para el producto CoWoS de próxima generación, cuyo lanzamiento está previsto para 2026, TSMC planea lanzar CoWoS_L, que ofrecerá un tamaño máximo de intercalador de aproximadamente 5,5 veces el de una fotomáscara, para un total de 4719 mm². Este paquete de próxima generación admitirá hasta 12 pilas de memoria HBM y requerirá un sustrato más grande de 100×100 mm. Además de las mejoras en los nodos de proceso en los próximos años, TSMC espera que los chips basados en esta generación de CoWoS ofrezcan un rendimiento de procesamiento 3,5 veces mejor que los chips CoWoS de la generación actual. Más adelante en 2027, TSMC planea introducir una versión de CoWoS que permita intercaladores hasta 8 veces más grandes que el límite de la red. Esto ofrecerá un gran espacio de 6.864 mm² para conjuntos de chips en un sustrato de 120×120 mm. TSMC planea aprovechar esta tecnología para diseños que integran cuatro sistemas integrados apilados (SoIC) con 12 pilas de memoria HBM4 y matrices de E/S adicionales. TSMC predice aproximadamente que esto permitirá a los diseñadores de chips duplicar el rendimiento una vez más, produciendo chips que superan 7 veces el rendimiento de los chips de la generación actual. Por supuesto, construir chips tan grandes tendrá sus propias consecuencias, más allá de las que tendrá que afrontar TSMC. Permitir que los diseñadores de chips construyan procesadores tan fantásticos afectará el diseño del sistema, así como la forma en que los centros de datos alojan estos sistemas. El sustrato de 100×100 mm de TSMC maximizará el factor de forma OAM 2.0, cuyos módulos miden 102×165 mm para empezar. Y si esa generación de CoWoS no rompe el factor de forma OAM actual, los chips de 120×120 mm ciertamente lo harán. Y, por supuesto, todo ese silicio adicional requiere energía y refrigeración adicionales, razón por la cual ya estamos viendo a los proveedores de hardware prepararse para enfriar chips de varios kilovatios mediante el estudio de la refrigeración líquida y por inmersión. En última instancia, aunque la Ley de Moore se ha ralentizado en términos de mejora de la densidad de transistores, CoWoS ofrece un camino a seguir para producir chips con un número cada vez mayor de transistores. Entonces, con TSMC preparado para ofrecer intercaladores y sustratos con más del doble de área que las soluciones actuales, los chips grandes destinados a sistemas HPC seguirán creciendo tanto en rendimiento como en tamaño. Lectura relacionada
