El empaque SoIC apilado en 3D de TSMC está progresando rápidamente, apuntando a un paso ultradenso de 3 μm en 2027

Las tecnologías avanzadas de empaquetado de sistemas en chips integrados (SoIC) apilados en 3D de TSMC evolucionarán rápidamente. En una presentación en el reciente simposio de tecnología de la compañía, TSMC describió una hoja de ruta que llevará la tecnología desde el actual paso de 9 μm hasta un paso de 3 μm para 2027, apilando combinaciones de matrices A16 y N2. TSMC tiene una serie de tecnologías de embalaje avanzadas, incluidas 2.5D CoWoS y 2.5D/3D InFO. Quizás el método más intrigante (y complejo) es la tecnología de sistema en chips integrados (SoIC) apilados en 3D, que es la implementación de TSMC de unión de obleas híbridas. La unión híbrida permite apilar dos dispositivos lógicos avanzados directamente uno encima del otro, lo que permite conexiones ultradensas (y ultracortas) entre los dos chips, y está dirigido principalmente a piezas de alto rendimiento. Por ahora, SoIC-X (sin errores) se utiliza para aplicaciones seleccionadas, como la tecnología 3D V-cache de AMD para CPU, así como los productos de IA de la serie Instinct MI300. Y si bien la adopción está creciendo, la generación actual de la tecnología está limitada por limitaciones en el tamaño de la matriz y los pasos de interconexión. Pero se espera que esas limitaciones desaparezcan rápidamente, si todo va según los planes de TSMC. La tecnología SoIC-X avanzará rápidamente y para 2027 será posible ensamblar un chip que combine un troquel superior del tamaño de una celosía fabricado con el vanguardista A16 de TSMC (clase de 1,6 nm) con un troquel inferior fabricado con N2 TSMC. (clase 2 nm). Estos troqueles, a su vez, se conectarían utilizando vías de silicio de paso de unión (TSV) de 3 μm, tres veces la densidad del tamaño actual de paso de 9 μm. Estas pequeñas interconexiones permitirán una cantidad mucho mayor de conexiones en general, lo que aumentará significativamente la densidad del ancho de banda (y, por lo tanto, el rendimiento) del chip ensamblado. TSMC SoIC-X Roadmap Datos de TSMC (compilados por AnandTech) 2022 2023 2024 2025 2026 2027 Troquel superior N7 N5 N4 N4 N2 A16 Troquel inferior N7 ≥N6 ≥N5 ≥N4 ≥N3 ≥N2 Paso de enlace 9 μm 9 μm 6 μm 6 μm m 4,5 μm 3 μm Dimensiones* 0,1 rejilla 0,4 rejilla 0,8 rejilla 1 rejilla 1 rejilla 1 rejilla *TSMC considera que el tamaño de la rejilla es de aproximadamente 830 mm2. Las técnicas de enlace híbrido mejoradas están destinadas a permitir a los grandes clientes de HPC de TSMC (AMD, Broadcom, Intel, NVIDIA y similares) construir diseños de procesadores desagregados grandes y ultradensos para aplicaciones exigentes, donde la distancia entre matrices es fundamental, al igual que la espacio total utilizado. Mientras tanto, para aplicaciones donde solo importa el rendimiento, será posible colocar múltiples paquetes SoIC-X en un intercalador CoWoS para lograr un rendimiento mejorado con un menor consumo de energía. Además de desarrollar su tecnología de empaquetado SoIC-X sin golpes dirigida a dispositivos que requieren un rendimiento extremo, TSMC también lanzará su proceso de empaquetado SoIC-P sin golpes en un futuro próximo. SoIC-P está diseñado para aplicaciones de menor costo y menor rendimiento que aún requieren apilamiento 3D, pero no necesitan el rendimiento y la complejidad adicionales que brindan las conexiones TSV de cobre a cobre sin interrupciones. Esta técnica de empaquetado permitirá que una gama más amplia de empresas aproveche el SoIC, y aunque TSMC no puede hablar por los planes de sus clientes, una versión más barata de la tecnología podría hacerla accesible para aplicaciones de consumo más preocupadas por los costos. Según los planes actuales de TSMC, para 2025 la compañía ofrecerá una tecnología SoIC-P de cara a espalda (F2B) capaz de acoplar un troquel superior de N3 (clase 3 nm) de celosía 0,2 con un fondo N4 (clase 4 nm). troquel, que se conectará mediante microbumps con un paso de 25μm (μbump). En 2027, TSMC introducirá la tecnología SoIC-P cara a cara (F2F), que podrá colocar un troquel superior de N2 en un troquel inferior de N3 con un paso de 16 μm. Hoja de ruta de TSMC SoIC-P Datos de TSMC (compilados por AnandTech) 2025 2027 Troquel superior N3 N2 Troquel inferior ≥N4 ≥N3 Paso de unión 25 μm 16 μm Dimensiones* Rejilla 0,2 Rejilla 0,4 Orientación del troquel cara a cara cara a cara Tiempo de calificación Cuarto trimestre de 2024 para dispositivos móviles SoC Q2 2026 para HPC *TSMC considera que el tamaño de la red es de aproximadamente 830 mm2. Todavía queda mucho trabajo por hacer para que el SoIC sea más popular y accesible entre los desarrolladores de chips, incluida la mejora continua de sus interfaces de matriz a matriz. Pero TSMC parece ser muy optimista sobre la adopción de SoIC por parte de la industria y espera que se lancen alrededor de 30 diseños de SoIC para 2026-2027.

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