NVIDIA RTX 5090 utilizará un bus de 448 bits para un ancho de banda de memoria de 1568 GB/s, según los rumores

NVIDIA RTX 5090 utilizará un bus de 448 bits para un ancho de banda de memoria de 1568 GB/s, según los rumores

La última filtración de Chiphell afirma que la NVIDIA GeForce RTX 5090 contará con un bus de 448 bits, en comparación con los 384 bits del RTX 4090. Esto sigue a informes anteriores de que el buque insignia de Blackwell contaría con un bus de 384 bits o el bus completo. 512 bits disponibles en el chip GB202. Cuando se combina con 28 Gbps de memoria gráfica GDDR7, produciría un ancho de banda externo de 1568 GB/s. Un bus de memoria de 448 bits implica el uso de 14 controladores de memoria de 32 bits, cada uno conectado a un chip de memoria de 2 GB. Esto nos da un buffer VRAM general de 28 GB, 4 GB más que las RTX 4090 y 3090. Como referencia, la GeForce RTX 4090 tiene un ancho de banda máximo de 1008 GB/s, lo que indica un aumento del 56 % para la RTX 5090. Según @kopite7kimi , NVIDIA utilizará una PCB de tres partes para el RTX 5090, que consta de la placa principal, la placa IO dura y el componente de ranura PCIe. Una placa de varias partes daría a los diseñadores de disipadores de calor suficiente espacio para construir una solución de refrigeración más optimizada (y eficaz). Al fin y al cabo, las RTX 4090 y 4080 se han vuelto excesivamente gruesas. AD102 La GeForce RTX 5090 aprovechará la GPU GB202 con 12 GPC, cada uno compuesto por 8 TPC y 14 SM. Esto equivale a un recuento máximo de sombreadores de 24576, en comparación con 18432 en el AD102. Al igual que el RTX 4090, el buque insignia de Blackwell contará con un troquel GB202 reducido con entre 18.000 y 24.000 núcleos FP32 y los correspondientes núcleos SM y TPC. La GPU GB202 que alimenta la GeForce RTX 5090 contará con una partición integrada (una pista de esto) que divide el grupo de sombreadores en dos partes, preparando así el escenario para futuros productos modulares/chiplet. Probablemente veremos una barra transversal de alta velocidad que conecta los dos segmentos con sus respectivos controladores de memoria y caché L2.

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