AMD Ryzen 9000 «Zen 5» obtendrá soporte ampliado para AVX-512 con ejecución FP mejorada

Soporte prematuro para la próxima generación de AMD Zen 5 procesadores ha aterrizado en la colección de compiladores GNU. Inicialmente compartido en los foros de AnandTech por el miembro Bigos, el parche inicial agrega soporte para AVXVNNI, MOVDIRI, MOVDIR64B, AVX512VP2INTERSECTOy conjuntos de instrucciones PREFETCHI. La mayoría de estos han existido en chips Intel desde los días de Willow Cove (Tiger Lake), mientras que se espera que PREFTECHI debute con Lion Cove (?).

A través de: Foros de AnandTech

Instrucciones de red neuronal vectorial (AVXVNNI) debería ayudar a acelerar las cargas de trabajo de redes neuronales que aún funcionan en la CPU, ofreciendo paridad con Sapphire y Emerald Rapids de Intel. Zen 5 reduce el coste de división/mod instrucciones gracias a mejoras en las unidades de ejecución. Además, el costo de DIVSS (Dividir precisión escalar simple), DIVSD (Dividir precisión escalar doble), SQRTSS (Raíz cuadrada, escalar, precisión simple) y SQRTSD (raíz cuadrada, escalar, precisión doble) también se han reducido.

En el lado del hardware, el Zen 5 expande los canales de ejecución tanto en el lado de números enteros como en punto flotante. Estos cambios se alinean con la fuga de MLID que informamos el año pasado. Los oleoductos Integer ALU han aumentado a 6 (previamente 4), mientras que una AGU adicional aumenta las unidades de carga/almacenamiento (4previamente 3). En general, tenemos diez puertos de ejecución en el lado de ejecución de enteros (anteriormente 8).

En el lado de coma flotante, los puertos de ejecución se han ampliado a 512 bits ancho. El parche indica que las cinco unidades FMUL/ADD tienen un ancho de 512 bits para admitir instrucciones AVX-512, lo cual es una locura. Los diseños de Intel constan de una única unidad FP de 512 bits. Por supuesto, no todas las instrucciones FP utilizarán la canalización completa de 512 bits y muchas estarán enmascaradas. Las UE ampliadas significan registros más grandes para sostenerlos, sustancialmente más grandes si todos tienen 512 bits de ancho. El hecho de que AMD haya realizado tantos cambios en el backend en una sola generación es notable.




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